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[기초회로실험] 연산 회로 설계 실험 결과 보고서

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    • 소개글
    [기초회로실험] 연산 회로 설계 실험 결과 보고서에 대한 자료입니다.
    목차
    1. 4비트 덧셈/뺄셈기

    -그림 1 verilog code
    -그림 2 waveform
    -그림 3 Time analyzer
    -표 1 4비트 덧셈기/뺄셈기의 진리표


    2. 4비트 ALU

    -그림 4 4비트 ALU verilog code
    -그림 5 waveform
    -그림 6 Time Analyzer
    -표 2 ALU 결과
    본문내용
    표 2 ALU 결과
    마찬가지로 실험과정에 따라 verilog coding을 했는데 이 실험에서는 교재에서 요구하는 Cin=1일 때를 제외한 Cin=0일 때만을 고려했으므로 coding과정에서도 Cin에 대한 언급은 하지 않았다. 역시 결과 표에 앞서 waveform을 관찰하게 되면 처음 네 번째 까지가 M=1이므로 논리 연산을 나타내고 다음 네 번째는 M=0이므로 산술연산을 나타내는 데 각각의 결과 값은 우리가 예상했던 대로이다. M=1일 때 S에 의한 동작 제어와 M=0일 때 같은 값의 S에 의한 동작 제어의 차이점을 확인하기 위해 M=1일 때 네 가지 경우와 M=0일 때 네 가지 경우의 각각의 입력 A, B값을 같게 해주어서 비교가 쉽도록 하였다. 즉 waveform에서도 알 수 있듯이 입력 값이 같더라도 그것이 산술 연산이냐 논리 연산이냐에 따라 그 출력 값은 다르게 나오는 것을 알 수 있다.
    위의 두 실험 역시 디지털 장치를 이용한 설계 실험이었기 때문에 아날로그 상의 오류는 적었다. 8장 이전의 실험들은 모두 실제 저항, 전선, 전압을 사용하여 회로를 손수 제작하였기에 그에 따른 오차가 확연했지만 컴퓨터를 사용하는 이번 실험에서는 그러한 문제점이 발생하지 않아 비교적 확실한 값을 얻을 수가 있었다. Verilog를 코딩하는 과정에서 아직 익숙하지가 않아 시간이 조금 오래 소요된 것을 제외하고는 실험을 설계하는 데에 큰 문제는 없었다.
    #비트#비트#ALU#그림#덧셈기#동작#뺄셈기#verilog