레포트 > 공학계열

[재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)

 1  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-1
 2  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-2
 3  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-3
 4  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-4
 5  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-5
 6  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-6
 7  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-7
 8  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-8
 9  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-9
 10  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-10
 11  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-11
 12  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-12
 13  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-13
 14  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-14
 15  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-15
 16  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-16
 17  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-17
 18  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-18
 19  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-19
 20  [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)-20
※ 미리보기 이미지는 최대 20페이지까지만 지원합니다.
  • 분야
  • 등록일
  • 페이지/형식
  • 구매가격
  • 적립금
다운로드  네이버 로그인
추천자료
  • 반도체의 이해 레포트
  • [신소재공학] Cis- Trans- 구조에 따른 체적변화
  • [지학] 광물의 이용(여러가지)
  • [안전공학과]안전기사 자격증 줍기
  • 의공(산업)기사 필수 내용 정리 PDF
  • 건설안전기사_필기 핵심정리집
  • 전기전자 - 트랜지스터의 발명, 트랜지스터의 구조, 트랜지스터의 종류, 트랜지스터의 기호와 명칭, 트랜지스터의 장단점, 트랜지스터의 증폭작용, 트랜지스터의 계측법 분석
  • 스퍼터와 포포인트프로브에 관해서
  • [트랜지스터] 트랜지스터의 발명, 트랜지스터의 구조, 트랜지스터의 종류, 트랜지스터의 기호와 명칭, 트랜지스터의 장단점, 트랜지스터의 증폭작용, 트랜지스터의 계측법 분석
  • 한국 기업경영의 과거,현재,미래 -(G-KRP-I 관점과 융합형 경영의 패러다임으로 바라본 한국 기업경영사)
    • 소개글
    [재료학] 고저항 웨이퍼 SOI Wafer 박막 트렌지스터 제작실험(영문)에 대한 자료입니다.
    목차
    1.Experiment Process
    Oxidation
    Doping
    Isolation
    Metallization

    2.Results & Discussion
    Transfer Curve
    - Vth
    - Mobility
    - SS
    - On/off ratio
    IV Curve
    - Saturation region
    본문내용
    문턱전압은 0.7V가 일반적입니다. 저희 실험값은 3.7V가 나왔는데 좀 크게 나온것을 알 수 있씁니다.

    Mobility 값은 300K 실온에서 Si 실리콘에서 전자 채널 형성되었을 때의 mobility값 1350보다 작은 값이 나왔습니다

    Subthreshold swing 값은 일반적인 값인 0.1(저는0.07로알고있는뎋ㅎ) 보다 크게나왔습니다.

    On off ratio역시 10의 6승으로 일반적인 값인 10의 7승~ 10의 8승 보다 작게 나왔습니다.

    문턱전압이 크고 전하이동도가 작은 것은 합리적인 결과라고 할 수 있다.
    전자가 어떠한 이유로 이동하고 힘들고 그에 따라 문턱전압도 커지는 결과이다
    참고문헌
    Evaluation of SOI wafers using C-V characteristics of thin-film MOS capasitor, jong-wook Lee외 4명, Hyundai Electronics Industries

    A Fundamental Study of the Bonded SOI Wafer Manufacturing, Do-min Moon외 3명, 1997

    Single Crystal Silicon Thin Film Transistor using SOI Wafer for the Switching Device of Top Emission Type AMOLEDs, Jae-Won Chang외 4명, 2004.4

    Solid State Electronic Devices, 6th Edition by Ben G. Streetman,Sanjay Banerjee (2005)

    Introduction to Microelectronic Fabrication by Richard C. Jaeger (2005)

    TFT LCD by T.Tsukada (1996)
    #제작실험#고저항#웨이퍼#SOI#재료학